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<project source="2.7.1" version="1.0">
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This file is intended to be loaded by Logisim (http://www.cburch.com/logisim/).
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<lib desc="#Wiring" name="0">
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<tool name="Splitter">
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<a name="facing" val="north"/>
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<a name="fanout" val="8"/>
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<a name="incoming" val="8"/>
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<a name="appear" val="legacy"/>
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</tool>
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<tool name="Pin">
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<a name="facing" val="south"/>
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</tool>
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<tool name="Constant">
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<a name="value" val="0x0"/>
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</tool>
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</lib>
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<tool name="ROM">
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<a name="contents">addr/data: 8 8
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0
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</a>
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</tool>
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</lib>
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<lib desc="#I/O" name="5"/>
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<lib desc="#Base" name="6">
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<tool name="Text Tool">
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<a name="text" val=""/>
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<a name="font" val="SansSerif plain 12"/>
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<a name="halign" val="center"/>
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<a name="valign" val="base"/>
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</tool>
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<tool name="Text">
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<a name="text" val="a"/>
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</tool>
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</lib>
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<lib desc="file#/media/DataEXT4/Documents/Logisim/lab13/Registers.circ" name="7"/>
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<lib desc="file#/media/DataEXT4/Documents/Logisim/lab15/ALU_CalebFontenot.circ" name="8"/>
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<main name="memory-ALU-Testing"/>
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<options>
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<a name="gateUndefined" val="ignore"/>
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<a name="simrand" val="0"/>
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</options>
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<mappings>
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<tool lib="6" map="Button2" name="Menu Tool"/>
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<tool lib="6" map="Button3" name="Menu Tool"/>
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<tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
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</mappings>
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<toolbar>
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<tool lib="6" name="Poke Tool"/>
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<tool lib="6" name="Edit Tool"/>
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<tool lib="6" name="Text Tool">
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<a name="text" val=""/>
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<a name="font" val="SansSerif plain 12"/>
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<a name="halign" val="center"/>
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<a name="valign" val="base"/>
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</tool>
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<sep/>
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<tool lib="0" name="Pin">
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<a name="tristate" val="false"/>
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</tool>
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<tool lib="0" name="Pin">
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<a name="facing" val="west"/>
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<a name="output" val="true"/>
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<a name="labelloc" val="east"/>
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</tool>
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<tool lib="1" name="NOT Gate"/>
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<tool lib="1" name="AND Gate"/>
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<tool lib="1" name="OR Gate"/>
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</toolbar>
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<circuit name="memory-ALU-Testing">
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<a name="circuit" val="memory-ALU-Testing"/>
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<a name="clabel" val=""/>
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<a name="clabelup" val="east"/>
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<a name="clabelfont" val="SansSerif plain 12"/>
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<wire from="(530,130)" to="(530,140)"/>
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<wire from="(380,250)" to="(380,320)"/>
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<wire from="(200,220)" to="(200,230)"/>
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<wire from="(590,200)" to="(590,330)"/>
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<wire from="(400,190)" to="(400,200)"/>
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<wire from="(400,210)" to="(400,220)"/>
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<wire from="(310,270)" to="(310,280)"/>
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<wire from="(310,130)" to="(310,140)"/>
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<wire from="(390,160)" to="(510,160)"/>
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<wire from="(350,270)" to="(350,280)"/>
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<wire from="(350,130)" to="(350,140)"/>
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<wire from="(550,330)" to="(590,330)"/>
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<wire from="(390,170)" to="(390,190)"/>
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<wire from="(390,220)" to="(390,240)"/>
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<wire from="(260,100)" to="(260,180)"/>
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<wire from="(260,180)" to="(290,180)"/>
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<wire from="(370,200)" to="(400,200)"/>
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<wire from="(370,210)" to="(400,210)"/>
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<wire from="(390,170)" to="(410,170)"/>
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<wire from="(370,190)" to="(390,190)"/>
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<wire from="(370,220)" to="(390,220)"/>
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<wire from="(370,160)" to="(390,160)"/>
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<wire from="(390,240)" to="(410,240)"/>
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<wire from="(560,200)" to="(590,200)"/>
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<wire from="(90,180)" to="(110,180)"/>
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<wire from="(400,190)" to="(410,190)"/>
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<wire from="(400,220)" to="(410,220)"/>
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<wire from="(280,240)" to="(290,240)"/>
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<wire from="(370,250)" to="(380,250)"/>
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<wire from="(250,180)" to="(260,180)"/>
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<wire from="(390,100)" to="(390,160)"/>
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<wire from="(380,250)" to="(510,250)"/>
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<comp lib="0" loc="(310,280)" name="Pin">
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<a name="facing" val="north"/>
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<a name="output" val="true"/>
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<a name="tristate" val="false"/>
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<a name="labelloc" val="east"/>
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</comp>
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<comp lib="0" loc="(410,170)" name="Pin">
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<a name="facing" val="west"/>
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<a name="output" val="true"/>
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<a name="width" val="8"/>
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<a name="tristate" val="false"/>
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<a name="labelloc" val="east"/>
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</comp>
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<comp lib="0" loc="(410,240)" name="Pin">
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<a name="facing" val="west"/>
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<a name="output" val="true"/>
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<a name="width" val="8"/>
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<a name="tristate" val="false"/>
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<a name="labelloc" val="east"/>
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</comp>
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<comp lib="0" loc="(350,130)" name="Pin">
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<a name="facing" val="south"/>
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<a name="width" val="2"/>
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<a name="tristate" val="false"/>
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</comp>
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<comp lib="0" loc="(530,130)" name="Pin">
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<a name="facing" val="south"/>
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<a name="width" val="2"/>
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<a name="tristate" val="false"/>
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<a name="label" val="ALU Operation"/>
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<a name="labelloc" val="north"/>
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</comp>
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<comp lib="0" loc="(380,320)" name="Pin">
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<a name="facing" val="north"/>
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<a name="output" val="true"/>
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<a name="width" val="8"/>
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<a name="labelloc" val="east"/>
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</comp>
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<comp lib="4" loc="(250,180)" name="RAM"/>
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<comp lib="8" loc="(530,160)" name="ALU"/>
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<comp lib="0" loc="(410,190)" name="Pin">
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<a name="facing" val="west"/>
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<a name="output" val="true"/>
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<a name="width" val="8"/>
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<a name="tristate" val="false"/>
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<a name="labelloc" val="east"/>
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</comp>
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<comp lib="0" loc="(310,130)" name="Pin">
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<a name="facing" val="south"/>
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<a name="width" val="2"/>
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<a name="tristate" val="false"/>
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</comp>
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<comp lib="0" loc="(390,100)" name="Pin">
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<a name="facing" val="south"/>
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<a name="output" val="true"/>
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<a name="width" val="8"/>
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<a name="labelloc" val="east"/>
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||
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</comp>
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<comp lib="0" loc="(90,180)" name="Pin">
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<a name="width" val="8"/>
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<a name="tristate" val="false"/>
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<a name="label" val="Memory Address"/>
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<a name="labelloc" val="north"/>
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</comp>
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<comp lib="0" loc="(260,100)" name="Pin">
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<a name="facing" val="south"/>
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<a name="output" val="true"/>
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<a name="width" val="8"/>
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<a name="labelloc" val="east"/>
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</comp>
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<comp lib="0" loc="(350,280)" name="Pin">
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<a name="facing" val="north"/>
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<a name="output" val="true"/>
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<a name="tristate" val="false"/>
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<a name="labelloc" val="east"/>
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</comp>
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<comp lib="0" loc="(280,240)" name="Pin">
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<a name="tristate" val="false"/>
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</comp>
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<comp lib="0" loc="(550,330)" name="Pin">
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<a name="output" val="true"/>
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<a name="width" val="8"/>
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<a name="tristate" val="false"/>
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<a name="label" val="result"/>
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<a name="labelloc" val="north"/>
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</comp>
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<comp lib="0" loc="(200,230)" name="Pin">
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|
<a name="facing" val="north"/>
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<a name="tristate" val="false"/>
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|
</comp>
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<comp lib="7" loc="(330,210)" name="Registers"/>
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<comp lib="0" loc="(410,220)" name="Pin">
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<a name="facing" val="west"/>
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<a name="output" val="true"/>
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|
<a name="width" val="8"/>
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<a name="tristate" val="false"/>
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<a name="labelloc" val="east"/>
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</comp>
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</circuit>
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</project>
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